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Flots de données

La séquence exacte des évènements se produisant durant un cycle dépend de l'architecture de la CPU. Considérons le cas générique d'une CPU possédant un registre MAR, un registre MBR un compteur ordinal PC et un registre d'instruction IR.


! Les cycles fetch et decode sont simples et prévisibles, le cycle execute est imprévisible.




Patrick Marcel
2001-01-24