Flots de données

La séquence exacte des évènements se produisant durant un cycle dépend de l'architecture de la CPU. Considérons le cas générique d'une CPU possédant un registre MAR, un registre MBR un compteur ordinal PC et un registre d'instruction IR.

• fetch :
  • $MAR \leftarrow PC$
  • l'unité de contrôle demande une lecture de la mémoire principale
  • le résultat de la lecture est placé dans MBR
  • $IR \leftarrow MBR$
  • $PC \leftarrow PC + 1$
• decode :
  • l'unité de contrôle détermine si le contenu de IR utilise un adressage indirect ; si c'est le cas, cycle indirect :
    • $MAR \leftarrow$ les N bits de poids faibles de MBR
    • l'unité de contrôle demande une lecture de la mémoire principale
    • le résultat de la lecture est placé dans MBR
    • $MAR \leftarrow MBR$
    • l'unité de contrôle demande une lecture de la mémoire principale
    • le résultat de la lecture est placé dans MBR
• execute : dépend des instructions.

! Les cycles fetch et decode sont simples et prévisibles, le cycle execute est imprévisible.