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Introduction
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Architecture des ordinateurs IUP
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Conclusion
CPU
Introduction
Organisation de la CPU
Organisation du processeur
Organisation des registres
Registres visibles par l'utilisateur
Registres de contrôle et de statuts
Cycle de l'instruction
Cycle normal
Flots de données
Interruptions
Reduced Instruction Set Computers
Caractéristiques
Exemple de machine RISC
Jeu d'instructions et registres
Cycle d'instruction
Réalisation
Pipeline
Pipeline de base
Pipeline à 3 étages
Pipeline à 5 étages
Les aléas
Aléa structurel
Aléa de données
Aléa de contrôle
Améliorations
Architecture superscalaire
Architecture VLIW
Patrick Marcel
2001-01-24
