Un additionneur n bits est réalisé en utilisant n additionneurs complets, chaque retenue sortant de l'étage d'addition i servant de retenue entrante dans l'étage i+1.
La retenue entrante au premier étage est positionnée à 0. La retenue sortante du dernier étage pourra servir d'indicateur de débordement.
? Faire la synthèse logique d'un additionneur complet
sur 1 bit le plus rapide possible en utilisant des portes
NOT, AND, OR, NAND, NOR. Déterminer le temps maximum
pour effectuer une addition en supposant que le temps de
traversée d'une porte NOT, NAND ou NOR est de 
et
le temps de traversée d'une porte AND ou OR est de 
.
! L'inconvénient majeur de ce circuit est
le temps nécessaire à la propagation de la retenue,
qui est proportionnel au nombre d'étage. La complexité
en temps d'un additionneur n bits est donc en O(n).
