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Table des matières
Architecture des ordinateurs
IUP GEII - informatique & télécommunications
1ère année
Patrick Marcel
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Table des matières
Liste des figures
Préambule
Contexte
Objectif
Moyens
Remerciements et bibliographie
Introduction
Introduction
La machine perçue par l'utilisateur
La machine invisible à l'utilisateur
Historique
1945-1958
1958-1964
1964-1971 ou 75 ou 78
1971/5/8-1978/85
après
Machine Von Neumann
Aperçu
Dispositifs de base
Horloge
Registres
Bus
Unités fonctionnelles
Mémoire
ALU
E/S
Unité de commandes
La machine complète
Jeux d'instructions
Conclusion
Pré-requis
Introduction
Codage
Principe de codage
Quelques codes
Notation positionelle
Code binaire naturel
Code BCD/DCB
Code de Gray
Détection d'erreurs
Codage des données alphanumériques
Système de numération
Conversions binaire-décimale
Base
b
vers base 10
Base 10 vers base
b
Représentation des nombres négatifs
Signe et valeur absolue
Notations complémentés
Notation excédentaire
Représentation des nombres réels
Virgule flottante
Norme IEEE754
Précision
Algèbre de Boole
Tables de vérité et portes logiques
Expressions et fonctions booléennes
Simplificaton d'expressions booléennes
Les circuits logiques combinatoires
Décodeur
Multiplexeur
Comparateur
Les circuits séquentiels
Notion d'état stable
Bascule RS
Bascule RST
Bascule D
Bascule JK
Circuits de calcul
Introduction
Arithmétique
Arithmétique binaire
Addition et soustraction
Débordement (overflow)
Addition avec le complément à deux
Multiplication et division
Arithmétique flottante
Multiplication
Arrondi
Les arrondis IEEE
Débordement
Addition
Division
Circuits arithmétiques
Addition
Additionneur à propagation simple de retenue (CPA : carry propagate adder)
Additionneur à retenue anticipée (CLA : carry look-ahead adder)
Mise en oeuvre de l'additionneur à anticipation de retenue
Additionneur à saut de retenue (carry-skip adder)
Additionneur à sélection de retenue (carry select adder)
Multiplication
Multiplication séquentielle
Multiplication à conservation de retenue
Recodage de Booth
Multiplieur à base plus élevée (radix-4 modified Booth recoding)
Multiplication en réseau (parallel multiplier)
Division
Division avec restauration
Division sans restauration
Division SRT
Mémoire
Introduction
Les caractéristiques
Les différents types physiques de mémoires
Durée de mémorisation
Emplacement
Capacité
Performance
Mode d'accès
Hiérarchie
Mode d'accès
Accès aléatoire
Accès par le contenu
Accès séquentiel
Accès direct
Mémoire principale
Types
Organisation
Mémoire dynamique DRAM
Mémoire cache
Principe
Nombre de caches et localisation
Contenu
Taille du cache
Correspondance
Accès à un bloc du cache
Algorithme de remplacement
Politique d'écriture
Performance
Exemple : le pentium II
SDRAM
Cache
Interconnexions
Introduction
Structure d'interconnexion
Bus
Définition et structure
Fonctionnement schématique
Hiérarchie bus multiple
Caractéristiques
Largeur du bus
Type de transfert de données
Synchronisation
Technique d'arbitrage
Performances
Synchronisation des échanges
Communication synchrone
Communication asynchrone
Transaction asynchrone non-entrelacée
Transaction asynchrone semi-entrelacée
Transaction asynchrone complètement entrelacée
Communication semi-asynchrone
Techniques d'arbitrage
Types d'arbitrage
Arbitrage statique
Arbitrage dynamique
Méchanismes matériels d'arbitres
Daisy chain
Requête-autorisation
Arbitrage mixte
Arbitrage décentralisé
Stratégies d'arbitrage
Stratégie linéaire
Stratégie circulaire
Stratégie cyclique
Stratégie multiple
Exemple : le bus PCI
Transaction
Arbitrage
Jeu d'instructions
Introduction
Définition
Représentation de l'instruction
Conception du jeu d'instruction
Caractéristiques
Classification
Format d'instruction
Relation entre mémoire et registres
Types d'instructions
Types d'opérandes
Exemple : le pentium II
Types de données
Types d'opération
Structure d'une instruction
L'adressage
Modes d'adressage
Format d'instruction
Taille d'instruction
Allocation des bits
Quelques exemples
Alpha
SPARC
Pentium II
Conclusion
CPU
Introduction
Organisation de la CPU
Organisation du processeur
Organisation des registres
Registres visibles par l'utilisateur
Registres de contrôle et de statuts
Cycle de l'instruction
Cycle normal
Flots de données
Interruptions
Reduced Instruction Set Computers
Caractéristiques
Exemple de machine RISC
Jeu d'instructions et registres
Cycle d'instruction
Réalisation
Pipeline
Pipeline de base
Pipeline à 3 étages
Pipeline à 5 étages
Les aléas
Aléa structurel
Aléa de données
Aléa de contrôle
Améliorations
Architecture superscalaire
Architecture VLIW
Unité de commande
Introduction
Micro-opérations
Fetch
Indirect
Interrupt
Execute
Le cycle d'instruction
Contrôle du processeur
Interactions entre l'unité de commande et l'extérieur
Exemple
Organisation
Implantation de l'unité de commande
Implantation matérielle
Implantation micro-programmée
Micro-instructions
Réalisation
À propos de ce document...
Patrick Marcel
2001-01-24
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